Dados Gerais do Componente Curricular
| Tipo do Componente Curricular: |
DISCIPLINA |
| Tipo de Disciplina: |
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| Forma de Participação: |
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| Unidade Responsável: |
COORDENAÇÃO DE CURSO DE PÓS-GRADUAÇÃO DE ENGENHARIA ELÉTRICA (11.45.15) |
| Código: |
EM604E |
| Nome: |
LOGIC SYNTHESYS |
| Carga Horária Teórica: |
45 h. |
| Carga Horária Prática: |
0 h. |
| Carga Horária Total: |
45 h. |
| Pré-Requisitos: |
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| Co-Requisitos: |
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| Equivalências: |
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| Excluir da Avaliação Institucional: |
Não |
| Matriculável On-Line: |
Sim |
| Horário Flexível da Turma: |
Não |
| Horário Flexível do Docente: |
Sim |
| Obrigatoriedade de Nota Final: |
Sim |
| Pode Criar Turma Sem Solicitação: |
Não |
| Necessita de Orientador: |
Não |
| Exige Horário: |
Sim |
| Permite CH Compartilhada: |
Não |
| Quantidade de Avaliações: |
1 |
| Ementa/Descrição: |
Programmable Logic Devices (PLDs), RTL Design, Synthesis, Physical Design, Verilog HDL, Combinational Logic Design, Combinational Design Guidelines, Synchronous Sequential Circuit Design, Finite State Machines, Test Benches, Complex Designs using Verilog RTL, Simulation Concepts and PLD-Based Designs, Timing Analysis |
| Referências: |
[1] Digital Logic Design Using Verilog: Coding and RTL Synthesis, Vaibbhav Taraate, 2018, Springer
[2] Verilog by Example: A Concise Introduction for FPGA Design, Blaine Readler, 2011, Full Arc Press
[3] Advanced Chip Design, Practical Examples in Verilog, Kishore K. Mishra
[4] Digital Systems Design Using Verilog, Charles H. Roth, Jr., Cengage Learning, 2016
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